5 月 21 日消息，綜合韓媒 ZDNet Korea 和 The Elec 報道，三星電子執行副總裁 Lee Siwoo 在本月舉行的 IEEE IMW 2024 研討會上表示該企業計劃在明年推出 4F2 VCT DRAM 原型。
目前 3D DRAM 領域商業化研究集中在兩種結構上：
一種是 4F2 VCT（IT之家注：Vertical Channel Transistor，垂直通道晶體管） DRAM；另一種是 VS-CAT（Vertical Stacked-Cell Array Transistor，垂直堆疊單元陣列晶體管） DRAM。
前者主要是在 DRAM 單元結構上向 z 方向發展，后者則是類似 3D NAND 一樣堆疊多層 DRAM。
▲ 圖源 Semiconductor Engineering
市面現有的 DRAM 內存采用 6F2 結構，換用 4F2 結構可縮減約 30% 面積，提高存儲密度，不過也對 DRAM 材料提出了更高的要求。
除通過堆疊提升容量外，VS-CAT DRAM 還能降低電流干擾。三星電子預計其將采用存儲單元和外圍邏輯單元分離的雙晶圓結構，因為延續傳統的單晶圓設計會帶來嚴重的面積開銷。
在分別完成存儲單元晶圓和邏輯單元晶圓的生產后，需要進行晶圓對晶圓（W2W）混合鍵合，才能得到 VS-CAT DRAM 成品，這一過程類似于長江存儲在 3D 閃存中使用的 Xtacking 技術。
目前三星電子已在內部實現了 16 層堆疊的 VS-CAT DRAM，美光方面處于 8 層堆疊的水平。
三星電子還在會議上探討了將 BSPDN 背面供電技術用于 3D DRAM 內存的可能性，Lee Siwoo 認為該技術有助于于未來對單個內存 bank 的精細供電調節